你可曾见过16GB的DDR4颗粒
发布时间：2021-03-29 17:13
作者:陈亮
随着DDR技术的进步，容量16GB的DDR4内存条已是随处可见，但是你见过16GB的DDR4颗粒吗？目前主流的单颗粒容量是1GB或者2GB，那16GB容量的 DDR4颗粒是怎么做到的呢？ 今天我们来聊聊能够实现单颗粒16GB的SIP技术。
SIP是System in Package（系统级封装）的简写，是指在单个封装内集成多个有源芯片、无源器件或者MEMS器件、光学器件等，完成一定系统功能的高密度集成技术。基于现有成熟的芯片，将不同功能的裸芯片集成在一块封装基板上，形成一个小型系统。相比SOC（系统级芯片），设计变更更加灵活、开发周期短、开发成本低、良率也相对更高。
通过将9个16Gb 的裸die在封装基板上进行堆叠，就突破二维空间的局限，使单位面积的集成度获得几倍的提升，相当于将一根内存条塞进了一个颗粒封装。容量16GB的DDR4颗粒就这样诞生了。想知道封装中die是怎么堆叠的吗？ 前方高能预警，请系好安全带！
SIP内部接合技术可以是单纯的键合线(WireBonding)，亦可使用覆晶接合(FlipChip)，二者同时使用也没有问题。除此之外还有一种硅通孔的连接方式。
FlipChip：是在I/O pad上沉积锡铅球，然后将芯片翻转加热利用熔融的锡铅球与基板相结合，所以这种封装方式也被称为倒装。FlipChip具有更优越的电学性能和热学性能，以及更高I/O引脚。所以类似FPGA等I/O pad数量多的die，基本是使用FlipChip作为接合方式。 下图是有4790个pad的FPGA die，使用FlipChip键合工艺的示意图：
WireBonding：是指用导线完成die与封装基板连接的一种方式。 具有工艺成熟，生产成本低，设计灵活等特点。能让die突破封装基板面积限制，实现芯片的多层堆叠。下面介绍几种用WireBonding 作为连接方式的芯片堆叠方案。
2D平面堆叠封装示意图：
3D垂直堆叠封装示意图:
3D交错堆叠封装示意图:
Wire Bond的SIP实例:
SIP不仅能实现高容量的DDR颗粒，也可以实现高速芯片的系统集成，但由于bonding线呈感性，相当于一段阻抗不连续的线，且不同堆叠方式下的bonding线差异较大。导致常规设计的bonding线性能将难以满足高速信号传输。针对高速信号的bonding线，我们可以对金线进行准确的建模仿真来评估金线性能，并提出针对性的优化方案，使bonding线性能满足高速传输要求。也可以进行PCB+Package全链路的无源/有源仿真。
同时电源和GND也是通过bonding线导通，需要考虑bonding线的对DC压降和PND阻抗有不利影响。可以通过封装级电源仿真来评估压降和噪声，并提供优化方案以满足电源性能要求。也可以将PCB+Package+die联合仿真，模拟系统级的电源性能。
以上几种die的堆叠方式均来自于SIP设计仿真实例。另外不同键合方式、不同规格的的die也是可以进行堆叠的。需要根据die的种类，尺寸大小，PIN脚分布，键合方式，封装层叠等因素具体评估。篇幅有限这里就不一一列举，如果大家感兴趣，后续小陈再和大家分享一些SIP实例。
